An in-depth-examination: comparative analysis of multiplication hardware accelerator algorithms in VHDL for 8-Bit Systems (WTM),(PBM) and (BWM) synthesized on an ALTERA-CYCLONE-II-DE1-Board

Andrés Gonzalo Hernández Ortega; Braian Stiven Avella Rivera; Oscar Fernando Vera; Jorge Orlando Bareño Quintero

doi:10.16925/2357-6014.2024.02.10

Examinación a profundidad : análisis comparativo de algoritmos aceleradores de hardware de multiplicación en VHDL para sistemas de 8 bits (WTM), (PBM) y (BWM) sintetizados en una placa ALTERA CYCLONE II DE1

Investigación

https://doi.org/10.16925/2357-6014.2024.02.10

Andrés Gonzalo Hernández Ortega Ver Biografía

Universidad Pedagogica y Tecnologica de Colombia UPTC

Braian Stiven Avella Rivera Ver Biografía

Universidad Pedagogica y Tecnologica de Colombia UPTC

Oscar Fernando Vera Ver Biografía

Universidad Pedagogica y Tecnologica de Colombia UPTC

Jorge Orlando Bareño Quintero Ver Biografía

Universidad nacional abierta y a Distancia UNAD

Este artículo presenta una implementación y análisis comparativo de los algoritmos de multiplicación Wallace Tree Multiplier (WTM), Parallel Booth Multiplier (PBM) y Baugh-Wooley Multiplier (BWM) de 8 bits. Introducción: este artículo es el resultado de una investigación realizada para la Maestría en Ingeniería en la Universidad Pedagógica y Tecnológica de Colombia (UPTC) entre 2022 y 2024. Los resultados se enfocan en variables como el tiempo de operación y el número de elementos lógicos utilizados. Problema: la informática ha avanzado rápidamente, realizando múltiples operaciones en un solo chip. Esto ha incrementado la demanda de componentes que ejecuten tareas rápidamente y ocupen un espacio mínimo. Los multiplicadores son cruciales en aplicaciones como filtros, circuitos DSP y transformadas rápidas de Fourier. Objetivo: analizar y comparar el rendimiento de tres algoritmos de multiplicación—Wallace Tree, Booth Parallel y Baugh-Wooley—adaptados para sistemas de 8 bits. Metodología: la metodología comienza con la formulación de objetivos e identificación de variables clave como el tiempo de operación y el número de elementos lógicos. Se realizó una revisión bibliográfica exhaustiva y se seleccionaron artículos basados en su relevancia para el análisis del rendimiento de algoritmos de multiplicación y su aplicabilidad. Resultados: un análisis de los resultados identificó las variables que lograron mejoras significativas en el rendimiento de cada algoritmo. Conclusiones: el proyecto logra mejorar la eficiencia de los algoritmos utilizando varios desplazamientos de registros y multiplicadores basados en el caso operativo que más los beneficie. El proyecto logró mejorar la eficiencia y el tiempo de operación en cuanto al uso de elementos lógicos. Originalidad: esta investigación formula estrategias para aplicar y comparar algoritmos de multiplicación con diferenciación en el procesamiento de datos, basándose en características específicas de los datos analizados. Límites: • La falta de sistemas de prueba para las implementaciones. • El estudio se centró en la comparación de tres algoritmos de multiplicación en sistemas de 8 bits en VHDL, limitando su generalización. • Las métricas de rendimiento pueden no captar todas las dimensiones del rendimiento de los algoritmos y lenguajes de programación.

Palabras clave: Multiplicadores, VHDL, MODELSIM, FPGA, Sumadores completos, Sumadores parciales

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A. G. Hernández Ortega, B. S. Avella Rivera, O. F. Vera, and J. O. Bareño Quintero, “Examinación a profundidad: análisis comparativo de algoritmos aceleradores de hardware de multiplicación en VHDL para sistemas de 8 bits (WTM), (PBM) y (BWM) sintetizados en una placa ALTERA CYCLONE II DE1”, ing. Solidar, vol. 20, no. 2, pp. 1–29, May 2024, doi: 10.16925/2357-6014.2024.02.10.

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Número

Vol. 20 Núm. 2 (2024)

Publicado

2024-05-07

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